問：LoRaWAN數(shù)據(jù)速率是多少?
答：對于LoRa來說，LoRaWAN數(shù)據(jù)速率范圍在0.3kbps到11kbps之間，歐洲地區(qū)GFSK數(shù)據(jù)速率是50kbps。在北美地區(qū)，由于FCC限制最小數(shù)據(jù)速率是0.9kbps。為使終端設備的電池壽命和總體網(wǎng)絡容量最大化，LoRaWAN網(wǎng)絡服務器通過自適應數(shù)據(jù)速率(ADR)算法對每個終端設備數(shù)據(jù)速率和RF輸出分別進行管理。ADR對于高性能網(wǎng)絡是至關重要的，具有了可擴展性。在基礎設施方面，以最小的投資部署一個網(wǎng)絡，當需要增加容量時，就部署更多的網(wǎng)關，ADR將會使數(shù)據(jù)速率更高，可將網(wǎng)絡容量擴展6到8倍。
答：LoRa調(diào)制解調(diào)器對同信道GMSK干擾抑制可達19.5dB，或換句話說，它可以接受低于干擾信號或底噪聲的信號19.5dB。因為擁有這么強的抗干擾性，所以LoRaTM調(diào)制系統(tǒng)不僅可以用于頻譜使用率較高的頻段，也可以用于混合通訊網(wǎng)絡，以便在網(wǎng)絡中原有的調(diào)制方案失敗時擴大覆蓋范圍。
答：在芯片引腳輸出的功率是+20dBm，經(jīng)過匹配/濾波損耗后在天線后，在天線上功率是+19dBm +/-0.5dB。最大輸出功率在不同的地區(qū)有不同的規(guī)定，LoRaWAN規(guī)范定義了不同地區(qū)不同的輸出功率使鏈路預算最大化。
答：CAD用于檢測LoRa信號的存在，而不是使用一個接受信號強度(RSSI)的方法來識別是否有信號存在。它能夠把噪音和需要的LoRa信號區(qū)分出來。CAD過程需要兩個符號，如果被CAD檢測到，CAD_Detected中斷變?yōu)橛行?，設備處于RX模式接受數(shù)據(jù)有效載荷。
答：+20dBm規(guī)格是對芯片引腳輸出功率而言。在任何的RF系統(tǒng)中，帶通濾波器和RF開關都有插入損耗的特性，在匹配濾波后天線上典型性能可達到+19dBm。
答：是的，沒有問題。LoRa設備通過簡單的SPI寄存器寫入可以從FSK切換到LoRa(反過來也一樣)。對設備的性能和可靠性沒有影響。LoRa設備按照數(shù)據(jù)手冊規(guī)定的可以配置或重新配置為任意參數(shù)。
答：理論上， Rs=BW/(2^SF)、DR= SF*( BW/2^SF)*CR，但我們建議你使用Semtech LoRa調(diào)制解調(diào)器計算器按照不同的配置選型評估數(shù)據(jù)速率和傳輸時間。
答：LoRaWAN網(wǎng)關模塊主要使用了125kHz信號帶寬設置，但其他專用協(xié)議可以利用其他的信號帶寬(BW)設置。改變BW、SF和CR也就改變了鏈路預算和傳輸時間，需要在電池壽命和距離上做個權衡。請使用LoRa調(diào)制解調(diào)器計算器評估權衡。
答：首先，在兩個設備間檢查由晶振引起的頻率偏移。帶寬(BW)、中心頻率和數(shù)據(jù)速率這些都源自晶振頻率。其次，檢查在兩邊的軟件/固件設置，確保頻率、帶寬、擴頻因子、編碼率和數(shù)據(jù)包結構是一致的。
問：在LoRa模式，當循環(huán)冗余校驗(CRC)使能時，怎樣可能接受到一個錯誤的數(shù)據(jù)包?
答：在LoRa模式，即使CRC是錯誤的，有效載荷也會添加到FIFO。在取得有效載荷前必須檢查位PayloadCrcError知道它完整性。在顯式報頭(Explicit Header)模式，有一個小的可能性一個假檢測產(chǎn)生一個“克隆”數(shù)據(jù)包。
要么錯誤的報頭打開CrcOn位，那么有效載荷將會是錯誤的，調(diào)制解調(diào)器將會將它標記作為一個PayloadCrcError條件，因此數(shù)據(jù)包容易被過濾掉;要么錯誤的報頭禁止CrcOn位，這種情況該模式認為數(shù)據(jù)包是好的。這些偶然的壞包會有一個隨機的長度(從錯誤報頭信息中提取)，容易通過主機過濾掉，例如看到異常的尺寸大小。
問：我可以用LoRa設備發(fā)送或接受一個無限長度的有效載荷數(shù)據(jù)包?
答：不可以，在LoRa模式中最大數(shù)據(jù)包長度是256個字節(jié)。
問：在LoRa模式中如何使用DIOx引腳?所有DIOx引腳都要連接到MCU嗎?
答：當你開始設計時，在LoRa和FSK兩種模式中檢查DIO映射。你可以在SX127x LoRa數(shù)據(jù)手冊中找到DIO映射信息。DIO沒有像通常(典型)MCU GPIO那樣的功能。有一些特殊的中斷信息(或時鐘輸出)指示事件或芯片狀態(tài)，這使得你的固件設計更易于實現(xiàn)。理論上，你可能不連接DIO引腳，那么就輪詢相關的寄存器知道狀態(tài)結果。當然，我們建議連接DIO盡可能多地用作外部中斷功能，節(jié)省MCU的資源負載，可以很低功耗工作模式(當打包發(fā)送或接受數(shù)據(jù)包時，MCU睡眠)。
問：在LoRa模式中為什么有兩個RSSI寄存器?有什么區(qū)別?
答：在LoRa模式中，RegPktRssiValue和RegRssiValue 兩個寄存器都是有用的。RegPktRssiValue指的是數(shù)據(jù)包RSSI水平，RegRssiValue與在FSK模式(非LoRa模式)中的RSSI相似。如你所知，LoRa可以解調(diào)低于底噪聲(PktRssi 結果)的數(shù)據(jù)包，那么CurrentRssi等于或大于底噪聲。關于如何計算這兩個RSSI值更多信息，請參考Semtech API或最新的LoRa數(shù)據(jù)手冊。
答：SX127x芯片方案LoRa模塊設備在LoRa模式中有一個256字節(jié)的FIFO。理論上，所有的256字節(jié)都可以用于TX或RX。然而，用低數(shù)據(jù)速率配置，256字節(jié)有效載荷的傳輸時間將會很長(幾秒或更長)，這對于抗衰落和高干擾環(huán)境是不好的。在大多數(shù)環(huán)境中這不是一個健壯的配置，因此建議如果想要一個使用低數(shù)據(jù)速率長的有效載荷，那么數(shù)據(jù)包可以分成幾個短的數(shù)據(jù)包。
今天的分享就到這里啦，EBYTE每一天都致力于更好的助力物聯(lián)化、智能化、自動化的發(fā)展，提升資源利用率，更多產(chǎn)品更多資料，感興趣的小伙伴可以登錄我們的億佰特官網(wǎng)和企業(yè)公眾號（微信號：cdebyte）進行了解，也可以直接撥打400電話咨詢技術專員！
